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Altera Kit de développement de première qualité 065B série E FPGA Agilex® 5

Le kit de développement de première qualité 065B série E FPGA Agilex® 5 d'Altera offre l'équilibre parfait entre efficacité énergétique et performance, au service de marchés variés comme les systèmes intégrés et l'informatique de bord. Ce kit est livré dans un facteur de forme de dessus de table, doté d’un ensemble robuste de fonctionnalités et de connecteurs s’interfacant avec des émetteurs-récepteurs et une mémoire DDR4 étendus. Les fonctionnalités supplémentaires incluent une connectivité x4 PCI Express 4.0 via notre connecteur FMC+, une mémoire flash Nios® et une mémoire flash QSPI de 2 Gb. Ce kit est alimenté avec les FPGA et SoC (Système sur puce) Intel Agilex® 5, un FPGA de milieu de gamme fabriqué à l'aide de la technologie Intel® 7. Le kit de développement de première qualité 065B série E intègre une carte d'extension à système de processeur matériel (HPS). Les applications courantes incluent des systèmes embarqués et des marchés de l'informatique de périphérie.

Caractéristiques

  • FPGA A5ED065BB32AE6SR0 :
    • Système de processeur dur quadruple (HPS), émetteurs-récepteurs 17 Gbps, éléments logiques 656 K, boîtier B32A (32 mm x 32 mm), Ethernet 6x10Gb et PCI Express 4,0
  • Interfaces :
    • Prise en charge du connecteur FMC + (8 TX/RX)
    • 2 canaux vers QSFP et SFP+, SMA TX/RX et SGMII (Ethernet RJ45)
  • Pris en charge par Intel Quartus® Prime Pro Edition
  • Interfaces de mémoire :
    • LPDDR41, DDR4 et HPS DDR4 jusqu’à 2 667 Mb/s (soudé par composant)
  • Prise en charge PCIe 4.0 x4 via un connecteur FMC+
  • Mémoire flash Nios et mémoire flash QSPI 2 Gb
  • Carte d’extension d’activation HPS :
    • Carte Micro SD, RJ45 et USB Type-C™ (USB2/3.2Gen1)
  • Facteur de forme de table 

Schéma fonctionnel

Schéma de principe - Altera Kit de développement de première qualité 065B série E FPGA Agilex® 5

Vidéos

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Logiciel de conception

Altera Quartus® Prime Design Software

Multi-platform design environment for all phases of FPGA and CPLD design.

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Publié le: 2024-03-18 | Mis à jour le: 2026-03-05