AS4C4M16SA-6TCNTR

Alliance Memory
913-4C4M16SA-6TCNTR
AS4C4M16SA-6TCNTR

Fab. :

Description :
DRAM SDR, 64Mb, 4M x 16, 3.3V, 54pin TSOP II, 166 MHz, Commercial Temp, tape and reel, A Die

Modèle de ECAO:
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En stock: 825

Stock:
825 Expédition possible immédiatement
Délai usine :
8 Semaines Délai de production estimé en usine pour des quantités supérieures à celles indiquées.
Minimum : 1   Multiples : 1
Prix unitaire:
-,-- €
Ext. Prix:
-,-- €
Tarif est.:
Conditionnement:
Bobine complète(s) (commandez en multiples de 1000)

Prix (EUR)

Qté. Prix unitaire
Ext. Prix
Ruban à découper / MouseReel™
3,81 € 3,81 €
3,55 € 35,50 €
3,45 € 86,25 €
3,37 € 168,50 €
3,29 € 329,00 €
3,18 € 795,00 €
3,10 € 1 550,00 €
Bobine complète(s) (commandez en multiples de 1000)
3,03 € 3 030,00 €
2,93 € 5 860,00 €
† Les frais pour 5,00 € MouseReel™ seront calculés et ajoutés à votre panier. Les commandes MouseReel™ ne peuvent être ni annulées ni retournées.

Autre conditionnement

Fab. Numéro de référence:
Conditionnement:
Tray
Disponibilité:
En stock
Prix:
5,69 €
Min.:
1

Attribut de produit Valeur d'attribut Sélectionner l'attribut
Alliance Memory
Catégorie du produit: DRAM
RoHS:  
SDRAM
64 Mbit
16 bit
166 MHz
TSOP-II-54
4 M x 16
5.4 ns
3 V
3.6 V
0 C
+ 70 C
AS4C4M16SA
Reel
Cut Tape
MouseReel
Marque: Alliance Memory
Sensibles à l’humidité: Yes
Style de montage: SMD/SMT
Type de produit: DRAM
Nombre de pièces de l'usine: 1000
Sous-catégorie: Memory & Data Storage
Courant d’alimentation maximal: 50 mA
Poids de l''unité: 1,182 g
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Attributs sélectionnés: 0

Codes de conformité
USHTS:
8542320002
JPHTS:
854232021
MXHTS:
8542320201
ECCN:
EAR99
Classifications d’origine
Pays d'origine:
Taïwan
Pays d'origine de l'assemblage:
Taïwan
Pays de diffusion:
Taïwan
Le pays est susceptible de changer au moment de l’expédition.

AS4C SDRAM

Alliance Memory AS4C SDRAM is high-speed CMOS synchronous DRAM containing 64Mbits, 128Mbits, or 256Mbits. They are internally configured as 4 banks of 1M, 2M, or 4M word x 16 DRAM with a synchronous interface (all signals are registered on the positive edge of the clock signal, CLK). Read and write accesses to the SDRAM are burst oriented, accesses start at a selected location and continue for a programmed number of locations in a programmed sequence. Accesses begin with the registration of a BankActivate command, which is then followed by a Read or Write command.