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CD74ACT164E

Name: Texas Instruments CD74ACT164E
Brand: Texas Instruments
SKU: 595-CD74ACT164E
Price: 1.51 EUR
Availability: InStock

Les images sont fournies à titre indicatif
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N° Mouser :

595-CD74ACT164E

N° de fab. :

CD74ACT164E

Fab. :

Texas Instruments

Description :

Registres à décalage compteur 8-Bit Srl-In Prl-Out

Fiche technique:

CD74ACT164E Fiche technique

Modèle de ECAO:

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-,-- €

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Prix (EUR)

Qté.	Prix unitaire	Ext. Prix
	1,51 €	1,51 €
	1,11 €	11,10 €
	1,01 €	25,25 €
	0,894 €	89,40 €
	0,844 €	211,00 €
	0,839 €	419,50 €
	0,786 €	786,00 €
	0,759 €	1 897,50 €
	0,742 €	3 710,00 €

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Attribut de produit	Valeur d'attribut	Sélectionner l'attribut
Fabricant:	Texas Instruments
Catégorie du produit:	Registres à décalage compteur
RoHS:
Séquence de comptage:	Serial to Parallel
Nombre de circuits:	1 Circuit
Nombre de bits:	8 bit
Package/Boîte:	PDIP-14
Famille logique:	74ACT
Type de logique:	CMOS
Nombre de lignes d'entrée:	2
Délai de propagation:	14.9 ns
Tension d’alimentation - Min.:	500 mV
Tension d’alimentation - Max.:	6 V
Température de fonctionnement min.:	- 55 C
Température de fonctionnement max.:	+ 125 C
Conditionnement:	Tube
Marque:	Texas Instruments
Fonction:	8 Bit Serial In Parallel Out
Style de montage:	SMD/SMT
Nombre de lignes de sortie:	8
Tension d'alimentation de fonctionnement:	500 mV to 6 V
Type de produit:	Counter Shift Registers
Série:	CD74ACT164
Nombre de pièces de l'usine:	25
Sous-catégorie:	Logic ICs
Poids de l''unité:	1 g

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Attributs sélectionnés: 0

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Codes de conformité

TARIC:: 8542319000
CNHTS:: 8542399000
CAHTS:: 8542390000
USHTS:: 8542390090
JPHTS:: 8542390990
MXHTS:: 8542310399
ECCN:: EAR99

Classifications d’origine

Pays d'origine:: Malaisie
Pays d'origine de l'assemblage:: Non disponible
Pays de diffusion:: Non disponible

Le pays est susceptible de changer au moment de l’expédition.

Registres à décalage SIPO de 8 bits CD74AC164/CD74ACT164

Les registres à décalage SIPO de 8 bitsCD74AC164/CD74ACT164 de Texas Instruments possèdent deux entrées série (A et B) connectées via une grille AND et une entrée transparente asynchrone (CLR). Le dispositif nécessite un signal haut sur A et B pour mettre la ligne de données d’entrée sur un niveau élevé ; un signal bas sur l’une ou l’autre des deux lignes définira la ligne de données d’entrée sur un niveau bas. Les données A et B peuvent être modifiées lorsque CLK est haut ou bas, à condition que les exigences de temps de préparation minimum soient respectées.