Récepteur de l'interface série de l'affichage SN65LVDS302

Le récepteur d'interface série à affichage 27 bits programmable SN65LVDS302 de Texas Instruments dé-sérialise les données d'entrée série conformes FlatLink™ 3 G vers 27 sorties de données parallèles. Le récepteur SN65LVDS302 de Texas Instruments contient un registre à décalage pour charger 30 bits à partir de 1, 2 ou 3 entrées série. Après avoir vérifié le bit de parité, il verrouille les 24 pixels et trois bits de contrôle sur les sorties CMOS parallèles. Si la vérification de parité confirme la bonne parité, la sortie d'erreur de parité de canal (CPE) reste faible. Si une erreur de parité est détectée, la sortie CPE génère une impulsion élevée tandis que le bus de sortie de données ignore le pixel nouvellement reçu. Au lieu de cela, le dernier mot de données est conservé sur le bus de sortie pour un autre cycle d'horloge.