Émetteur parallèle-série à 27 bits SN65LVDS301

Le dispositif émetteur parallèle-série à 27 bits programmable SN65LVDS301 de Texas Instruments convertit 27 entrées de données parallèles en sorties série de signalisation différentielle basse tension (SubLVDS) 1, 2 ou 3. Il charge un registre de décalage avec des bits de 24 pixels et trois bits de contrôle à partir de l'interface d'entrée CMOS parallèle. En plus des 27 bits de données, le dispositif ajoute un bit de parité et deux bits réservés dans un mot de données de 30 bits. L'horloge du pixel (PCLK) verrouille chaque mot dans le dispositif. Le bit de parité (parité impaire) permet à un récepteur de détecter les erreurs d'un seul bit. Le registre de décalage de série est téléchargé à 30, 15 ou 10 fois le débit de données horloge-pixel en fonction du nombre de liaisons de série utilisées. Une copie de l'horloge du pixel est émise en tant que sortie différentielle séparée.