Microchip Technology Microprocesseurs basés sur UCT / CPU Arm® Cortex®-A5 automobiles SAMA5D29

Les MPU basés sur CPU Arm® Cortex®-A5 automobiles SAMA5D29 de Microchip Technology sont des microprocesseurs embarqués à haute performance et faible consommation fonctionnant jusqu’à 500 MHz. Les MPU SAMA5D29 homologués AEC-Q100 niveau 2 offrent la prise en charge de plusieurs mémoires telles que DDR2, DDR3L, LPDDR2, LPDDR3, QSPI et e.MMC Flash. Ces composants intègrent des périphériques puissants pour les applications de connectivité et d’interface utilisateur, y compris deux interfaces CAN-FD conformes ISO.

Les fonctions de sécurité avancées comprennent Arm® TrustCore®, la détection d’intégrité, le stockage sécurisé des données et le démarrage sécurisé. Ces composants disposent également d’accélérateurs cryptographiques à haute performance (AES, SHA et TRNG). Les MPU automobiles SAMA5D29 de Microchip Technology sont homologués pour une plage de température industrielle étendue de - 40°C à + 105 °C et sont fournis avec des distributions Linux® gratuites, l’IDE MPLAB X, le MPLAB Harmony v3 et des exemples C en métal nu.

Caractéristiques

Cœur Arm Cortex-A5
- Architecture Armv7-A
- Arm® TrustZone
- Moteur de traitement média Neon™
- Jusqu'à 500 MHz
- ETM/ETB 8 Ko
Architecture mémoire
- Unité de gestion de mémoire (MMU)
- Cache de données L1 32 Ko, cache d’instructions L1 32 Ko
- Cache L2 128 Ko configurable pour être utilisé comme SRAM interne
- 1 SRAM interne brouillée 128 Ko
- 1 ROM interne 160 Ko
  - Chargeur d’amorçage / chargeur d'amorçage sécurisé avec intégration ROM masquable et brouillé 64 Ko
  - Tableau ECC BCH Flash NAND pour ROM inmasquable, non brouillable 94 Ko
- Contrôleur RAM dynamique multiport à débit de données double (DDR) 16 ou 32 bits brouillable à large bande passante prenant en charge jusqu’à 512 Mo 8 bancs DDR2/DDR3 (à l’arrêt uniquement) / DDR3L (à l’arrêt uniquement)/LPDDR1/LPDDR2/LPDDR3, y compris le chemin de cryptage / décryptage « à la volée »
- Contrôleur NAND SLC/MLC 8 bits, avec code de correction d’erreur (PMECC) jusqu’à 32 bits
Système fonctionnant jusqu’à 166 MHz dans des conditions standard
- Contrôleur de réinitialisation (RSTC), contrôleur d’arrêt (SHDWC), minuteur d’intervalle périodique (PIT), minuteur Watchdog indépendant (WDT) et horloge en temps réel (RTC) sécurisée avec étalonnage d’horloge
- 1 PLL 600 MHz à 1200 MHz pour le système et une PLL 480 MHz optimisée pour USB haut débit
- PLL fractionnaire numérique pour audio (11,2896 MHz et 12,288 MHz)
- Oscillateur RC 12 MHz interne à faible puissance et RC standard 32 kHz
- Oscillateur à quartz à faible puissance 32,768 Hz et oscillateur à quartz 8 MHz à 24 MHz sélectionnables
- 51 canaux DMA comprenant 2 contrôleurs DMA centraux 64 bits à 16 canaux
- 1 contrôleur d’interruption avancé (AIC)
- 1 contrôleur d’interruption avancé sécurisé (SAIC)
- 3 signaux d’horloge externes programmables
Modes faible puissance
- Mode ultra-faible puissance avec capacité de réveil rapide
- Mode de secours à faible puissance avec SRAM 5 Ko et fonctions de réveil partiel asynchrone
  - Réveil depuis jusqu’à 9 broches de réveil, réception UART, comparaison analogique
  - Capacité de réveil rapide
  - Mode de sauvegarde étendu avec DDR en mode auto-rafraîchissement
Périphériques
- Contrôleur TFT LCD (LCDC) jusqu’à 1024 x 768 ou 1280 x 768 (image stable). 4 superpositions, rotation, post-traitement et mélange alpha, interface RVB parallèle 24 bits
- UIT-R BT. Contrôleur de capteur d’image (ISC) 601/656/1120 prenant en charge des capteurs jusqu’à 5 Mpixel avec une interface parallèle 12 bits pour interface de capteur à couche brute, YCbCr, monochrome et JPEG compressée
- 2 contrôleurs série synchrones (SSC), 2 contrôleurs de son inter CI (I2SC) et 1 amplificateur stéréo classe D (classe D)
- 1 contrôleur tactile périphérique (PTC) avec jusqu’à 8 lignes X et 8 lignes Y (toucher capacitif 64 canaux)
- 1 contrôleur d’interface de modulation de densité d’impulsion (PDMIC)
- 1 port haut débit de périphérique USB (UDPHS) et 1 port haut débit hôte USB ou 2 ports haut débit hôte USB (UHPHS)
- 1 port haut débit hôte USB avec une interface inter-puce (HSIC) haut débit
- 1 MAC Ethernet 10/100 (GMAC)
  - Prise en charge de l’efficacité énergétique (norme IEEE ® 802.3az)
  - Prise en charge AVB Ethernet avec horodatage IEEE802.1AS
  - Prise en charge matérielle avec mise en forme du trafic basée sur le crédit IEEE802.1Qav
  - Protocole de temps de précision (PTP) IEEE1588
- 2 hôtes de cartes mémoire haut débit
  - SDMMC0 : SD 3,0, eMMC 4,51, 8 bits
  - SDMMC1 : SD 2,0, eMMC 4,41, 4 bits uniquement
- 2 Interfaces périphériques série hôte/client (SPI)
- 2 Interfaces périphériques série quadruples (QSPI)
- 5 FLEXCOMs (USART, SPI et TWI)
- 5 UART
- 2 contrôleurs CAN-FD hôtes (MCAN) avec boîtes aux lettres basées sur SRAM, transmission déclenchée par le temps et les événements et unité d’horodatage (TSU) 32 bits
- 1 UART uniquement Rx dans la zone de sauvegarde (RXLP)
- 1 contrôleur de comparateur analogique (ACC) dans la zone de sauvegarde
- 2 interfaces 2 fils (TWIHS) jusqu’à 400 Kbits/s prenant en charge le protocole I²C et SMBus
- 1 contrôleur de modulation de largeur d’impulsion (PWM) 16 bits, 4 canaux complets
- 2 x 3 canaux, minuteur/compteurs (TC) 32 bits, prenant en charge les modes MLI de base
- 1 convertisseur analogique-numérique (CAN) 12 canaux et 12 bits avec capacité d’écran tactile résistive

Sécurité
- Cellules de réinitialisation à la mise sous tension (POR) à énergie nulle
- Détecteur de défaillance d’horloge principal à cristal
- Registres protégés contre l’écriture
- Moniteur de contrôle d’intégrité (ICM) basé sur SHA256
- Unité de gestion de mémoire (MMU)
- Watchdog indépendant
Sécurité
- 5 Ko de SRAM brouillée interne
  - 1 Ko non effaçable sur détection d’intégrité
  - 4 Ko effaçable sur détection d’intégrité
- Registres brouillés et effaçables 256 bits
- Jusqu’à 8 broches d’effraction pour détecter des intrusions statiques ou dynamiques
- Chargeur d'amorçage sécurisé
- Cryptage/décryptage AES à la volée sur les mémoires DDR et QSPI (AESB)
- RTC incluant l’horodatage sur les intrusions de sécurité
- Boîtier de fusibles programmable avec bits de fusibles 544x (y compris protection JTAG et BMS)
Cryptographie matérielle
- SHA (SHA1, SHA224, SHA256, SHA384, SHA512) : conforme à FIPS PUB 180-2
- AES : 256-, 192-, algorithmes de clé 128 bits, conformes à FIPS PUB 197
- TDES : algorithmes à 2 ou 3 clés, conformes à FIPS PUB 46-3
- Générateur de nombres aléatoires (TRNG) conforme à la publication spéciale 800-22 du NIST et aux normes FIPS PUBs 140-2 et 140-3.
Jusqu’à 128 E/S
- Entièrement programmable via des registres définis/effacés
- Multiplexage de jusqu’à 8 fonctions périphériques par ligne E/S
- Chaque ligne E/S peut être attribuée à un périphérique ou utilisée comme E/S à usage général
- Le contrôleur PIO dispose d’une sortie synchrone fournissant jusqu’à 32 bits de sortie de données en une seule exploitation
Disponible en boîtier à 289 billes LFBGA, 14 mm², pas de 0,8 mm