Microchip Technology Générateurs d'horloge universels miClockSynth ZL3026x
Les générateurs d'horloge universels miClockSynth ZL3026x de Microchip distribuent plusieurs fréquences d'horloge à plusieurs charges, ce qui améliore la fiabilité de la conception, réduit les coûts de nomenclature (BOM) et simplifie une conception. Les dispositifs ZL3026x créent un arborescence d'horloge complexe, remplaçant plusieurs multiplicateurs, synthétiseurs et oscillateurs sur une carte. Avec un petit boîtier et les meilleures performances de gigue de leur catégorie, ces dispositifs ciblent les applications de synthèse d'horloge et de conversion de fréquence avec des budgets de gigue robustes et des restrictions d'espace sur la carte strictes.
Caractéristiques
- Quatre horloges d'entrée flexibles
- Une entrée quartz/CMOS
- Deux entrées différentielles/CMOS
- Une entrée asymétrique/CMOS
- Toute fréquence d'entrée de 9,72 MHz à 1,25 GHz (300 MHz maximum pour CMOS)
- Moniteurs d'activité, commutation automatique/manuelle
- Commutation d'horloge sans perturbation par broche ou registre
- Auto-configuration automatique à la mise sous tension à partir d'une EEPROM externe ou interne, jusqu'à 8 configurations sélectionnables par broches
- Rétroaction externe pour les applications à délai nul
- Mode oscillateur contrôlé numériquement
- Mode de modulation à spectre étalé
- Génère des horloges conformes PCIe 1, 2, 3 et 4
- La conception facile à configurer ne nécessite aucun composant externe de filtre VCXO ou de boucle
- Interface de processeur SPI ou I2C
- Options de tension d'alimentation du cœur
- 2,5 V uniquement
- 3,3 V uniquement
- 1,8 V + 2,5 V
- 1,8 V + 3,3 V
- QFN-56 à encombrement réduit de 8 mm2 avec un pas de 0,5 mm
- Six ou dix sorties toutes fréquences, tous formats
- Toute fréquence de sortie de 1 Hz à 1 045 MHz
- APLL frac-N haute résolution avec erreur de 0 ppm (ZL30260-ZL30263)
- L'APLL dispose d'un diviseur fractionnaire et d'un diviseur entier pour créer 2 familles de fréquences indépendantes (ZL30260-ZL30263)
- Deux APLL fractionnaires-N avec erreur de 0 ppm (ZL30264-ZL30267)
- Chaque APLL dispose d'un diviseur fractionnaire et d'un diviseur entier pour faire un total de 4 familles de fréquences indépendantes (ZL30264-ZL30267)
- Gigue de sortie
- À partir de multiplicateurs et de diviseurs de nombres entiers aussi bas que 0,17 ps RMS (12 kHz à 20 MHz)
- À partir des diviseurs fractionnaires, la valeur est généralement < 1 ps RMS, et à de nombreuses fréquences < 0,5 ps RMS
- Chaque sortie dispose d'un diviseur indépendant
- Chaque sortie est configurable comme LVDS, LVPECL, HCSL, 2xCMOS ou HSTL
- En mode 2xCMOS, les broches P et N peuvent être de fréquences différentes (par exemple 125 MHz et 25 MHz)
- Plusieurs bancs de tension d'alimentation de sortie avec tensions de sortie CMOS de 1,5 V à 3,3 V
- Circuiterie d'alignement de sortie précis et réglage de phase par sortie
- Activation/désactivation par sortie et démarrage/arrêt sans perturbation (arrêt haut ou bas)
Applications
- Diffusion vidéo
- Réseau Ethernet industriel
- Centres de données
- Infodivertissement
- Interface homme-machine (IHM)
Caractéristiques techniques
- Tension d'alimentation
- Plage de cœur plus élevée de 2,375 V à 3,465 V
- Plage de cœur inférieure de 1,71 V à 1,89 V
- Plage de broches d'E/S sans horloge de 1,71 V à 2,625 V
- Plage de sorties OCx de 1,425 V à 2,625 V
- Gamme de fréquences d'oscillation du quartz de 25 MHz à 60 MHz
- Capacité parallèle maximale de 5 pF, 2 pF standard
- Plage de capacité de charge de 8 pF à 16 pF, 10 pF standard
- Plage de résistance série équivalente (ESR) de 50 Ω à 60 Ω
- Niveaux de commande de quartz maximum de 100 µW, 200 µW et 300 µW (standard)
- Broches CMOS sans horloge
- Courant de fuite entrée/sortie de ±10 µA
- Capacité d'entrée maximale de 10 pF, 3 pF standard
- Hystérésis d'entrée maximale de 11 pF, 3 pF standard
- Sortie d'horloge sur la broche GPIO
- Fréquence de 50 MHz
- Plage de temps de montée/descente standard de 1,2 ns à 2,3 ns
- Plage de rapport cyclique d'entrée d'horloge de 40 % à 60 % XA
- Entrées d'horloge
- Plage de tension différentielle d'entrée de 0,1 V à 1,4 V
- Tension de polarisation d'entrée standard de 1,35 VCC, polarisée en interne
- Fréquence d'entrée
- Plage différentielle de 9,72 MHz à 1 250 MHz
- Plage asymétrique de 9,72 MHz à 300 MHz
- Résistance d'entrée standard de 50 kΩ ou 80 kΩ
- Sorties d'horloge LVDS
- Fréquence maximale de 1 045 MHz
- Plage de tension en mode commun de 1,13 V à 1,37 V
- Plage de tension différentielle de 310 mV à 530 mV
- Plage de temps de montée/descente standard de 150 ps
- Plage de rapport cyclique de 45 % à 55 %
- Sorties d'horloge LVPECL
- Fréquence maximale de 1 045 MHz
- Plage de tension en mode commun
- 1,13 V à 1,33 V quand VDDOx = 2,5 V
- 1,85 V à 2,05 V quand VDDOx = 3,5 V
- Plage de tension différentielle de 650 mV à 1 050 mV
- Plage de temps de montée/descente standard de 150 ps
- Plage de rapport cyclique de 45 % à 55 %
- Sorties d'horloge HCSL
- Fréquence maximale de 250 MHz
- Plage de tension en mode commun de 0,6 V à 0,95 V
- Plage de temps de montée/descente standard de 250 ps
- Plage de rapport cyclique de 45 % à 55 %
- Sorties d'horloge CMOS et HSTL (classe I)
- Plage de fréquence maximale de 1 Hz à 250 MHz
- Plage de temps de montée/descente standard de 0,4 ns à 2,2 ns
- Plage de rapport cyclique de 42 % à 58 %
- 300 µA de courant standard lorsque la sortie est désactivée
- Fréquences APLL
- Plage VCO de 3 715 MHz à 4 180 MHz
- Plage d'entrée PFD de 9,72 MHz à 156,25 MHz
- Gigue et déviation
- Largeur de bande de transfert de gigue APLL standard de 600 kHz
- Décalage sortie-sortie maximal de 100 ps
- Plage de température de fonctionnement de -40 °C à +85 °C
Schéma fonctionnel de l'APLL
Ressource supplémentaire
Publié le: 2023-08-18
| Mis à jour le: 2023-08-22