Renesas Electronics Synchroniseur de système IEEE 15888 8A34004
Le synchroniseur de système IEEE 15888 8A34004 de Renesas Electronics est une unité de gestion de la synchronisation (SMU) pour la synchronisation d'équipements basés sur les paquets et sur les couches physiques. Faisant partie de la famille ClockMatrix™ de Renesas incluant des appareils de chronométrage multicanal, le 8A34004 fournit des outils permettant de gérer les références de synchronisation, les sources d'horloge et les chemins de synchronisation pour les horloges basées sur IEEE 1588 et l'Ethernet synchrone (Ethernet SyncE). Les canaux PLL peuvent agir indépendamment en tant que synthétiseurs de fréquence, atténuateurs de gigue, oscillateurs contrôlés numériquement (DCO) ou boucles de verrouillage à phase numérique (DPLL).
Le 8A34004 prend en charge plusieurs chemins de synchronisation indépendants qui peuvent chacun être configurés en DPLL ou en DCO. Les déviations de phase entrée-à-entrée, entrée-à-sortie et sortie-à-sortie peuvent toutes être gérées avec précision. L'appareil produit des horloges à faible gigue qui peuvent synchroniser directement des interfaces telles que 100GBASE-R, 40GBASE-R, 10GBASE-R, 10GBASE-W et l'Ethernet à faible débit, ainsi que des interfaces SONET/SDH et PDH et des unités d'horodatage (TSUs) IEEE 1588.
Le système interne APLL doit être fourni avec une horloge de référence à faible bruit de phase avec une fréquence comprise entre 25 MHz et 54 MHz. La sortie de l'APLL du système est utilisée pour la synthèse d'horloge par tous les diviseurs de sortie fractionnaires (FOD) de l'appareil. La référence APLL du système peut provenir d'un oscillateur à quartz externe connecté à la broche OSCI ou d'un oscillateur interne qui utilise un cristal connecté entre les broches OSCI et OSCO.
Le microcontrôleur 8A34004 de Renesas electronics est proposé sous la forme d'un pack VFQFPN (Quad Flat Pack No-Lead avec un pitch très fin) de 7 mm x 7 mm avec une pastille exposée, pour des performances thermiques améliorées.
Caractéristiques
- Deux canaux de synchronisation indépendants
- Chacun peut agir comme un synthétiseur de fréquence, un atténuateur de gigue, un oscillateur contrôlé numériquement (DCO) ou une boucle numérique de verrouillage à Phase (DPLL)
- Les DPLL génèrent des horloges conformes aux télécommunications
- Conforme à l'ITU-T 8262 pour l'Ethernet synchrone
- Conforme aux exigences héritées SONET/SDH et PDH
- Les filtres à boucle numérique (DLFs) DPLL sont programmables, avec des fréquences de coupure comprises entre 12 µhz et 22 kHz
- Les canaux DPLL/DCO partagent des informations de fréquence en utilisant le Combo Bus pour simplifier la conformité avec l'ITU-T 8273.2
- La commutation entre les modes DPLL et DCO est sans contact et dynamique
- Commutation de référence automatique entre les modes DCO et DPLL pour simplifier la prise en charge d'une interface d'entrée externe phase/temps dans un T-BC
- Génère des fréquences de sortie indépendantes des fréquences d'entrée via un diviseur de sortie fractionnaire (FOD)
- Chaque FOD prend en charge le réglage de la phase de sortie avec une résolution de 1 ps
- 4 sorties différentielles / 8 sorties LVCMOS
- Fréquences comprises entre 5 Hz et 1 GHz (250 MHz pour LVCMOS)
- Gigue inférieure à 150 fs RMS (10 kHz à 20 MHz)
- Prise en charge des modes de sortie LVCMOS, LVDS, LVPECL, HCSL, CML, SSTL et HSTL
- L'oscillation de sortie différentielle est sélectionnable : 400 mV / 650 mV / 800 mV / 910 mV
- Tensions de sortie indépendantes de 3 V, 2,5 V ou 1,8 V
- Le LVCMOS prend également en charge 5 V ou 1,2 V
- La phase d'horloge de chaque sortie est individuellement programmable par incréments de 1 ns à 2 ns avec une plage totale de ±180°
- 2 entrées d'horloge différentielles / 4 entrées d'horloge asymétriques
- Prend en charge des fréquences comprises entre 5 Hz et 1 GHz
- Toute entrée peut être mappée à l'ensemble ou à une partie des canaux de synchronisation
- Fréquences d'entrée redondantes indépendantes les unes des autres
- Toute entrée peut être désignée comme une impulsion de synchronisation/trame externe des EPPS (impulsion pair par seconde), 1 pps (impulsion par seconde), 5 pps, 10 pps, 50 Hz, 100 Hz, 1 kHz, 2 kHz, 4 kHz et 8 kHz associés à une entrée d'horloge de référence sélectionnable
- Décalage de phase programmable par entrée jusqu'à ±1,638 ms par incréments de 1 ps
- Les moniteurs de référence qualifient/disqualifient les références en fonction des LOS, de l'activité, de la surveillance de fréquence et/ou des broches d'entrée LOS
- Les broches d'entrée de perte de Signal (LOS) (via GPIO) peuvent être affectées à n'importe quelle référence d'horloge d'entrée
- Les machines à état de sélection automatique de référence sélectionnent la référence active pour chaque DPLL en fonction des moniteurs de référence, des tableaux de priorité, des paramètres réverbatifs/non réverbatifs et d'autres paramètres programmables
- Le système APLL fonctionne à partir d'un cristal en mode fondamental : 25 MHz à 54 MHz, ou d'un oscillateur à quartz
- Le DPLL système accepte un XO, TCXO ou OCXO fonctionnant à pratiquement n'importe quelle fréquence comprise entre 1 MHz et 150 MHz
- Les DPLL peuvent être configurés en DCO pour synthétiser les horloges PTP (Precision Time Protocol)/IEEE 1588
- Les DCO génèrent des horloges basées sur PTP avec une résolution de fréquence inférieure à 11 × 10-16
- Les détecteurs de phase DPLL peuvent être utilisés comme convertisseurs temps-numérique (TDC) avec une précision inférieure à 1 ps
- Prend en charge les ports de processeur série SPI 1 MHz I2C ou 50 MHz
- Le périphérique peut se configurer automatiquement après avoir été réinitialisé via :
- Mémoire programmable unique définie par le client interne possédant jusqu'à 16 configurations différentes
- EPROM I2C externe standard via un port maître I2C séparé
- Balayage de limite 1 JTAG
- Plage de températures de fonctionnement : de -40 °C à +85 °C
- Pack 7mm x 7mm VFQFPN48
Applications
- Routeurs et commutateurs de coeur et d'accès IP
- Équipements Ethernet synchrones
- Horloges limites de télécommunications (T-BCs) et horloges esclaves temporelles de télécommunications (T-TSCs) selon UIT-T 8273.2
- Interfaces Ethernet 10 Go, 40 Go et 100 Go
- Source et distribution de minuterie du bureau central
- Infrastructure sans fil pour équipements de réseau 5G et pour la 5G
Produits associés
Renesas Electronics 9FGL PCI Express (PCIe) Clock Generators
The heart of PCIe timing and the gating factor in system performance and reliability.
Schéma fonctionnel
Profil de pack
