Texas Instruments CAN quadruple canal ADC12QJ1600-SP
Le convertisseur analogique-numérique (CAN) quadruple canal ADC12QJ1600-SP de Texas Instrument présente une résolution de 12 bits, un taux d'échantillonnage élevé (1,6 GS/s maximum) et une faible consommation d'énergie, ce qui le rend idéal pour une variété de systèmes de communication multicanaux. La largeur de bande d'entrée à pleine puissance (-3 dB) de 6 GHz permet l'échantillonnage RF direct de la bande L et de la bande S. L'ADC12QJ1600-SP comprend des fonctions d'horloge permettant d'assouplir les exigences matérielles du système, telles qu'une boucle interne à verrouillage de phase (PLL) avec un oscillateur à tension de commande (VCO) intégré pour générer l'horloge d'échantillonnage. Quatre sorties d'horloge permettent de cadencer la logique et les SerDes du FPGA ou de l'ASIC. Une entrée et une sortie d'horodatage sont incluses pour les systèmes à impulsions.
Le CAN quadruple canal ADC12QJ1600-SP de Texas Instruments dispose d'une interface sérialisée JESD204C pour diminuer la quantité de routage du circuit imprimé (PCB) ce qui réduit la taille du système. Les applications comprennent des communications par satellite (SATCOM) et la guerre électronique, notamment l'intelligence de signaux (SIGINT) et l'intelligence électronique (ELINT).
Caractéristiques
- Performance de rayonnement
- Dose ionisante totale (DIT) de 300 krad (Si)
- Verrouillage à un seul événement (SEL) de 120 MeV-cm2/mg
- Registres immunisés contre une interruption d'événement unique (SEU)
- Cœur de CAN
- Résolution 12 bits
- Taux d'échantillonnage maximal de 1,6 GS/s
- Architecture non entrelacée
- Le tramage interne réduit les harmoniques d'ordre élevé
- Caractéristiques techniques des performances (-1 dBFS)
- SNR (100 MHz) : 57,4 dBFS
- ENOB (100 MHz) : 9,1 bits
- SFDR (100 MHz) : 64 dBc
- Plancher à faible bruit de -147 dBFS (-20 dBFS)
- Tension d'entrée à pleine échellePP-DIFF de 800 mV
- Bande passante d'entrée à pleine puissance de 6 GHz
- Interface de données série JESD204C :
- Prise en charge de 2 à 8 voies SerDes totales
- Débit en baude maximum de 17,16 Go/s
- Modes d'encodage 64 B/66 B et 8 B/10 B
- Prise en charge par la sous-classe 1 pour la latence déterministe
- Compatible avec les récepteurs JESD204B
- Génération d'horloge d'échantillonnage interne en option
- PLL et VCO internes (de 7,2 GHz à 8,2 GHz)
- Le fenêtrage SYSREF facilite la synchronisation.
- 4 sorties d'horloge simplifient la synchronisation du système
- Horloges de référence pour FPGA ou CAN adjacent
- Horloge de référence pour les émetteurs-récepteurs SerDes
- Entrée et sortie d'horodatage pour les systèmes à impulsions
- Consommation électrique de 1,9 W à 1 GS/s
- Alimentation électrique de 1,1 V, 1,9 V
Applications
- Guerre électronique (SIGINT, ELINT)
- Communications satellitaires
Schéma fonctionnel
Publié le: 2022-11-30
| Mis à jour le: 2024-03-11