Texas Instruments Processeur de signaux numériques à point fixe TMS320VC5409A
Le processeur de signaux numériques (DSP) à points fixes TMS320VC5409A de Texas Instruments est basé sur une architecture avancée Harvard modifiée à bus de mémoire de programmes et à trois bus de mémoire de données. Ce processeur fournit une unité logique arithmétique (ALU) à haut degré de parallélisme, une logique matérielle propre à l’application, une mémoire sur puces et des périphériques supplémentaires sur puces. La base de la flexibilité opérationnelle et de la vitesse du TMS320VC5409A de Texas Instruments est constituée d'un ensemble hautement spécialisé d’instructions.
Des espaces de programme et de données séparés permettent un accès simultané aux instructions de programme et aux données, fournissant un haut degré de parallélisme. Deux opérations de lecture et une opération d'écriture peuvent être effectuées en un seul cycle. Les instructions avec un magasin parallèle et des instructions spécifiques à l'application peuvent utiliser pleinement cette architecture. De plus, les données peuvent être transférées entre les espaces de données et de programme. Ce parallélisme prend en charge un puissant ensemble d'opérations arithmétiques, logiques et de manipulation de bits qui peuvent toutes être effectuées au cours d'un seul cycle machine. Le dispositif comprend également les mécanismes de contrôle pour gérer les interruptions, les opérations répétées et les appels de fonction.
Caractéristiques
- Architecture multibus avancée à trois bus séparés de mémoire de données et à un bus de mémoire de programmes de 16 bits
- Unité arithmétique et logique (ALU) de 40 bits, comprenant un barrel shifter de 40 bits et deux accumulateurs indépendants de 40 bits
- Multiplicateur parallèle de 17 x 17 bits couplé à un additionneur dédié de 40 bits pour un fonctionnement MAC (multiplication/accumulation) à cycle unique hors pipeline
- Unité CSSU (Compare, Select, and Store Unit) pour la sélection d'ajout/comparaison de l'opérateur Viterbi
- Codeur exponentiel pour calculer une valeur d'exposant d'une valeur d'accumulateur 40 bits au cours d'un seul cycle
- Deux générateurs d'adresse avec huit registres auxiliaires et deux unités arithmétiques de registre auxiliaire (ARAU)
- Bus de données avec une fonction de maintien de bus
- Mode d'adressage étendu pour un espace de programme externe maximal adressable de 8 M \xD7 16 bits
- RAM sur puce 32 K × 16 bits, composée de
- Quatre blocs de RAM de données/programme à double accès sur puce de 8 K \xD7 16 bits
- ROM sur puce 16 K \xD7 16 bits configurée pour la mémoire de programme
- Interface parallèle externe améliorée (XIO2)
- Opérations de répétition d'instruction unique ou de répétition de bloc pour le code programme
- Instructions de déplacement de bloc de mémoire pour une meilleure gestion du programme et des données
- Instructions avec un opérande de mots de 32 bits de long
- Instructions avec deux ou trois lectures d'opérandes
- Instructions arithmétiques avec un magasin parallèle et une charge parallèle
- Instructions de magasin conditionnelles
- Retour rapide de l'interruption
- Périphériques sur puce
- Générateur d'état d'attente programmable par logiciel et commutation de banc programmable
- Générateur d'horloge BVP (boucle à verrouillage de phase) programmable sur puce avec un oscillateur ou une source d'horloge externe
- Un minuteur 16 bits
- Contrôleur DMA (Direct Memory Access) à six canaux
- Trois ports série tamponnés multicanaux (McBSP)
- Interface de port hôte parallèle améliorée 8/16 bits (HPI8/16)
- Contrôle de la consommation d'énergie avec les instructions IDLE1, IDLE2 et IDLE3 avec modes de mise hors tension
- Contrôle de désactivation de CLKOUT pour désactiver CLKOUT
- Logique d'émulation basée sur balayage sur puce, logique de balayage de limite (JTAG) norme IEEE 1149.1
- BGA (Ball Grid Array) 144 broches [suffixe GGU]
- LQFP à profil mince 144 broches (suffixe PGE)
- Temps d'exécution des instructions à point fixe sur cycle unique de 6,25 ns (160 MIPS)
- Temps d'exécution des instructions à point fixe sur cycle unique de 8,33 ns (120 MIPS)
- Tension d'alimentation E/S 3,3 V (160 et 120 MIPS)
- Tension d'alimentation du cœur 1,6 V (160 MIPS)
- Tension d'alimentation du cœur 1,5 V (120 MIPS)
Schéma fonctionnel
Produit associé
Texas Instruments Processors
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