Texas Instruments Processeurs de signal numérique à point fixe TMS320VC5416
Les processeurs de signaux numériques à point fixe (DSP) TMS320VC5416 de Texas Instruments sont basés sur une architecture Harvard modifiée avancée avec un bus de mémoire de programme et trois bus de mémoire de données. Ce processeur comprend une unité arithmétique et logique (ALU) avec un haut degré de parallélisme, une logique matérielle spécifique à l'application, une mémoire sur puce et des périphériques supplémentaires sur puce. Un jeu d'instructions hautement spécialisé est à la base de la flexibilité opérationnelle et de la vitesse du TMS320VC5416 de Texas Instruments.
Des espaces de programme et de données séparés permettent un accès simultané aux instructions de programme et aux données, fournissant un haut degré de parallélisme. Deux opérations de lecture et une opération d'écriture peuvent être effectuées en un seul cycle. Les instructions avec un magasin parallèle et des instructions spécifiques à l'application peuvent utiliser pleinement cette architecture. De plus, les données peuvent être transférées entre les espaces de données et de programme. Ce parallélisme prend en charge un ensemble puissant d'opérations arithmétiques, logiques et de manipulation de bits qui peuvent toutes être effectuées en un seul cycle machine. L'appareil comprend également des mécanismes de contrôle pour gérer les interruptions, les opérations répétées et les appels de fonction.
Caractéristiques
- Architecture multibus avancée avec trois bus de mémoire de données séparés de 16 bits et un bus de mémoire de programme
- Unité arithmétique et logique (ALU) 40 bits comprenant un barrel shifter 40 bits et deux accumulateurs 40 bits indépendants
- Multiplicateur parallèle 17 ×17 bits couplé à un adder dédié 40 bits pour un fonctionnement MAC (multiplexage/accumulation) mono-cycle non mis en pipeline
- Unité CSSU (Compare, Select, and Store Unit) pour la sélection d'ajout/comparaison de l'opérateur Viterbi
- Codeur exponentiel pour calculer une valeur d'exposant d'une valeur d'accumulateur 40 bits au cours d'un seul cycle
- Deux générateurs d'adresse avec huit registres auxiliaires et deux unités arithmétiques de registre auxiliaire (ARAU)
- Bus de données avec une fonction de support de bus
- Mode d'adressage étendu pour un espace de programme externe maximal adressable de 8 M × 16 bits
- RAM sur puce de 128 k × 16 bits composée de
- Huit blocs de RAM de données/programme à double accès sur puce de 8 k × 16 bits
- Huit blocs de RAM de programme à accès unique sur puce de 8 k × 16 bits
- ROM sur puce 16 k × 16 bits configurée pour la mémoire de programme
- Interface parallèle externe améliorée (XIO2)
- Opérations de répétition d'instruction unique ou de répétition de bloc pour le code programme
- Instructions de déplacement de bloc de mémoire pour une meilleure gestion du programme et des données
- Instructions avec un opérande de mots de 32 bits de long
- Instructions avec deux ou trois lectures d'opérandes
- Instructions arithmétiques avec un magasin parallèle et une charge parallèle
- Instructions de magasin conditionnelles
- Retour rapide de l'interruption
- Périphériques sur puce
- Générateur d'état d'attente programmable par logiciel et commutation de banc programmable
- Générateur d'horloge BVP (boucle à verrouillage de phase) programmable sur puce avec une source d'horloge externe
- Un minuteur 16 bits
- Contrôleur DMA (Direct Memory Access) à six canaux
- Trois ports série tamponnés multicanaux (McBSP)
- Interface de port hôte parallèle améliorée 8/16 bits (HPI8/16)
- Contrôle de la consommation d'énergie avec les instructions IDLE1, IDLE2 et IDLE3 avec modes de mise hors tension
- Contrôle de désactivation de CLKOUT pour désactiver CLKOUT
- Logique d'émulation basée sur balayage sur puce, logique de balayage de limite (JTAG) norme IEEE 1149.1
- BGA (Ball Grid Array) 144 broches (suffixe GGU)
- LQFP à profil mince 144 broches (suffixe PGE)
- Temps d'exécution des instructions à point fixe sur cycle unique de 6,25 ns (160 MIPS)
- Temps d'exécution des instructions à point fixe sur cycle unique de 8,33 ns (120 MIPS)
- Tension d'alimentation E/S 3,3 V (160 et 120 MIPS)
- Tension d'alimentation du cœur 1,6 V (160 MIPS)
- Tension d'alimentation du cœur 1,5 V (120 MIPS)
Schéma fonctionnel
Publié le: 2020-07-15
| Mis à jour le: 2024-07-03