Texas Instruments Processeur de signal numérique à point fixe TMS320VC5502
Le processeur de signaux numériques (DSP) à points fixes TMS320VC5502 de Texas Instruments est basé sur le cœur de processeur CPU de génération DSP TMS320C55x. L’architecture DSP TMS320C55x de Texas Instruments atteint de hautes performances et une faible consommation grâce à un parallélisme accru et à une concentration totale sur la réduction de dissipation d'énergie. Le CPU adopte une structure interne de bus composée d’un bus de programme, de trois bus de lecture de données, de deux bus d’écriture de données et de bus supplémentaires dédiés à l’activité périphérique et de DMA. Ces bus peuvent effectuer jusqu’à trois lectures de données et deux écritures de données en un seul cycle. En parallèle, le contrôleur de DMA peut effectuer jusqu’à deux transferts de données par cycle, quelle que soit l’activité de CPU.
Le CPU TMS320C55x fournit deux unités à accumulation multiple (MAC), chacune pouvant être multipliée par 17 bits x 17 bits en un seul cycle. Une unité arithmétique/logique (ALU) centrale de 40 bits est prise en charge par une unité ALU supplémentaire de 16 bits. L'utilisation des ALU est sous contrôle du jeu d'instructions, offrant la possibilité d'optimiser l'activité parallèle et la consommation d'énergie. Ces ressources sont gérées dans l'unité d'adresses (AU) et l'unité de données (DU) du CPU TMS320C55x. La génération DSP TMS320C55x prend en charge un jeu d'instructions à largeur d'octets variable pour une densité de code améliorée. L'unité d'instructions (IU) effectue des recherches de programme de 32 bits à partir d'une mémoire interne ou externe et des instructions de files d'attente pour l'unité de programme (PU). L'unité de programme décode les instructions, dirige les tâches vers l'AU et les ressources DU et gère le pipeline entièrement protégé. La capacité de branchement prédictif évite les lavages de pipeline lors de l'exécution des instructions conditionnelles.
Le jeu de périphériques TMS320C5502 comprend une interface mémoire externe (EMIF) qui fournit un accès sans colle aux mémoires asynchrones telles qu'EPROM et SRAM, ainsi qu'aux mémoires à haute vitesse et haute densité telles que les DRAM synchrones et la RAM de rafale synchrone. Les périphériques supplémentaires comprennent UART, un minuteur watchdog et un cache I. Trois accès série à tampon multicanal (McBSP) en duplex intégral fournissent une interface sans colle à divers dispositifs série aux normes de l’industrie et une communication multivoies avec jusqu’à 128 canaux activés séparément. L’interface d'accès hôte (HPI) est une interface parallèle de 8/16 bits utilisée pour fournir au processeur hôte l’accès aux 32 K mots de mémoire interne sur le 5502. L'HPI peut être configurée en mode multiplexé ou non pour fournir une interface sans colle à divers processeurs hôtes. Le contrôleur de DMA fournit un mouvement de données pour six contextes indépendants de canal sans intervention de CPU. Deux minuteurs polyvalents, huit broches polyvalentes d'E/S (GPIO) dédiées et la génération d’horloges à boucles de verrouillage de phases analogiques (APLL) sont également inclus.
Caractéristiques
- Processeur de signal numérique (DSP) TMS320C55x™ à point fixe, faible puissance et hautes performances
- Durée du cycle d'instruction 3,33/5 ns
- Fréquence d'horloge 300/200 MHz
- Mémoire cache d’instructions de 16 ko (I-Cache)
- Une ou deux instructions sont exécutées par cycle
- Multiplicateurs doubles [jusqu'à 600 millions de multiplications-accumulations par seconde (MMACS)]
- Deux unités arithmétiques/logiques (ALU)
- Un bus de programme, trois bus de lecture de données/opérandes internes et deux bus d'écriture de données/opérandes internes
- Cache d'instructions (16 ko)
- RAM sur puce 32 K × 16 bits qui est composée de huit blocs de RAM à double accès (DARAM) 4 K × 16 bits (64 ko)
- ROM sur puce à un état d'attente 16 K × 16 bits (32 ko)
- Espace de mémoire externe adressable maximal de 8 M × 16 bits
- Mémoire de bus parallèle externe 32 bits prenant en charge une interface mémoire externe (EMIF) avec des capacités d'entrée/sortie à usage général (GPIO) et une interface sans colle vers
- RAM statique asynchrone (SRAM)
- EPROM asynchrone
- DRAM synchrone (SDRAM)
- RAM de rafale synchrone (SBRAM)
- La capacité de suivi d’émulation/débogage économise les 16 dernières discontinuités de compteur de programme (PC) et les 32 Valeurs précédentes de PC.
- Commande programmable à faible puissance de six domaines fonctionnels de dispositifs
- Périphériques sur puce
- Contrôleur DMA (Direct Memory Access) à six canaux
- Trois ports série tamponnés multicanaux (McBSP)
- Générateur programmable d’horloges à boucles à verrouillages de phases analogiques (APLL)
- Broches polyvalentes E/S (GPIO) et broche dédiée de sortie (XF)
- Interface de port hôte (HPI) parallèle 8 bits/16 bits
- Quatre minuteurs
- Deux minuteurs polyvalents de 64 bits
- Minuteur watchdog programmable 64 bits
- Compteur DSP/BIOS™ 64 bits
- Interface de circuit inter-intégré (I2C)
- Récepteur/émetteur asynchrone universel (UART)
- Logique d'émulation basée sur le balayage sur puce
- Logique de balayage des limites conforme à la norme IEEE Std 1149.1 (JTAG)
- Boîtiers
- LQFP (Low-Profile Quad Flatpack) à 176 bornes (suffixe PGF)
- MicroStar BGA™ (Ball Grid Array) à 201 bornes (suffixes GZZ et ZZZ)
- Tension d'alimentation E/S : 3,3 V
- Tension d'alimentation du cœur : 1,26 V
Schéma fonctionnel
Produit associé
Texas Instruments Processors
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