Texas Instruments Processeur de signal numérique à point fixe TMS320VC5506

Le processeur de signal numérique (DSP) à point fixe TMS320VC5506 de Texas Instruments est basé sur le cœur de processeur UCT/CPU de génération DSP TMS320C55x. L'architecture DSP du TMS320C55x de Texas Instruments permet d'obtenir des performances élevées et une faible consommation d'énergie grâce à un parallélisme accru et à une réduction totale de la dissipation d'énergie. L'unité centrale prend en charge une structure de bus interne composée d'un bus de programme, de trois bus de lecture de données, de deux bus d'écriture de données et de bus supplémentaires dédiés aux périphériques et à l'activité DMA. Ces bus permettent d'effectuer jusqu'à trois lectures de données et deux écritures de données en un seul cycle. En parallèle, le contrôleur DMA peut effectuer jusqu'à deux transferts de données par cycle, indépendamment de l'activité du CPU.

Le CPU TMS320C55x fournit deux unités à accumulation multiple (MAC), chacune pouvant être multipliée par 17 bits x 17 bits en un seul cycle. Une unité arithmétique/logique (ALU) centrale de 40 bits est prise en charge par une unité ALU supplémentaire de 16 bits. L'utilisation des ALU est sous contrôle du jeu d'instructions, offrant la possibilité d'optimiser l'activité parallèle et la consommation d'énergie. Ces ressources sont gérées dans l'unité d'adresses (AU) et l'unité de données (DU) du CPU TMS320C55x. La génération DSP TMS320C55x prend en charge un jeu d'instructions à largeur d'octets variable pour une densité de code améliorée. L'unité d'instructions (IU) effectue des recherches de programme de 32 bits à partir d'une mémoire interne ou externe et des instructions de files d'attente pour l'unité de programme (PU). L'unité de programme décode les instructions, dirige les tâches vers l'AU et les ressources DU et gère le pipeline entièrement protégé. La capacité de branchement prédictif évite les lavages de pipeline lors de l'exécution des instructions conditionnelles.

Les 128 K octets de mémoire sur puce du TMS320VC5506 sont suffisants pour de nombreux appareils portatifs, systèmes GPS portables, téléphones à haut-parleur sans fil, PDA portables et appareils de jeu. Bon nombre de ces appareils ont généralement besoin de 64 K octets ou plus de mémoire sur la puce, mais de moins de 128 K octets de mémoire et doivent fonctionner en mode veille pendant plus de 60 % à 70 % du temps. Pour les applications qui nécessitent plus de 128 K octets de mémoire sur puce mais moins de 256 K octets de mémoire sur puce, Texas Instruments propose le dispositif TMS320VC5509A , qui est basé sur le cœur DSP TMS320C55x .

Le jeu de périphériques TMS320C5506 comprend une interface de mémoire externe (EMIF) qui permet un accès sans colle aux mémoires asynchrones telles que l'EPROM et la SRAM, ainsi qu'aux mémoires à grande vitesse et à haute densité telles que la DRAM synchrone. Les périphériques supplémentaires comprennent un bus série universel (USB), une horloge en temps réel, un chronomètre et une interface multimaître et esclave I²C . Trois ports de série à tampon multicanal (McBSP) bidirectionnels simultanés fournissent une interface sans colle à une variété de dispositifs de série aux normes de l'industrie et une communication multicanal avec jusqu'à 128 canaux activés séparément. Le contrôleur DMA assure le déplacement des données pour six contextes de canaux indépendants sans intervention de l'unité centrale, ce qui permet un débit DMA allant jusqu'à deux mots de 16 bits par cycle. Deux temporisateurs à usage général, jusqu'à huit broches d'E/S à usage général (GPIO) dédiées et une boucle numérique à verrouillage de phase (DPLL) pour la génération d'horloge sont également inclus.

Caractéristiques

Processeur de signal numérique TMS320C55™ à point fixe, faible puissance et hautes performances
- Durée du cycle d'instructions 9,26 ns
- Fréquence d'horloge : 108 MHz
- Une ou deux instructions(s) exécutée(s) par cycle
- Multiplicateurs doubles [jusqu'à 216 millions de multiplications-accumulations par seconde (MMACS)]
- Deux unités arithmétiques/logiques (ALU)
- Trois bus de lecture de données/d'opérandes internes et deux bus d'écriture de données/d'opérandes internes
RAM sur puce 64 K × 16 bits, composée de
- 64 ko de RAM à double accès (DARAM) 8 blocs de 4 K × 16 bits
- 64 ko de ROM sur puce à un état d'attente (4 K × 16 bits)
Chargeur d'amorçage sur puce
Espace de mémoire externe adressable maximal de 8 m × 16 bits (DRAM synchrone)
Interface mémoire externe (EMIF) 16 bits avec capacités GPIO et interface sans colle vers
- RAM statique asynchrone (SRAM)
- EPROM asynchrone
- DRAM synchrone (SDRAM)
le contrôle programmable à faible puissance de six domaines fonctionnels de dispositifs

Logique d'émulation basée sur le balayage sur puce
Périphériques sur puce
- Deux minuteurs 20 bits
- Horloge de surveillance
- Contrôleur DMA (Direct Memory Access) à six canaux
- Trois ports série tamponnés multicanaux (McBSP)
- Générateur d'horloge de boucle à verrouillage de phase programmable
- Sept (LQFP) ou huit (BGA) broches d'E/S polyvalentes (GPIO) et une broche de sortie polyvalente (XF)
- Port USB esclave à pleine vitesse (12 Mbit/s) prenant en charge les transferts en bloc, les interruptions et les transferts isochrones
- Interface multimaître et esclave à circuit intégré (I²C)
- Horloge en temps réel (RTC) avec entrée cristal, domaine d'horloge séparé et alimentation séparée
Logique de balayage limite IEEE Std 1149.1 (JTAG)
Boîtiers
- Quadruple Flatpack (LQFP) à profil mince 144 bornes (suffixe PGE)
- MicroStar BGA™ de 179 bornes (matrice de billes) (suffixes GHH et ZHH)
Cœur 1,2 V (108 MHz), E/S 2,7 V à 3,6 V