Texas Instruments Processeur de signal numérique à point fixe TMS320VC5509

Les processeurs de signal numérique (DSP) à point fixe TMS320VC5509 de Texas Instruments sont basés sur le cœur de processeur CPU de génération DSP TMS320C55x. L'architecture DSP du TMS320C55x de Texas Instruments permet d'obtenir des performances élevées et une faible consommation d'énergie grâce à un parallélisme accru et à une réduction totale de la dissipation d'énergie. L'unité centrale prend en charge une structure de bus interne composée d'un bus de programme, de trois bus de lecture de données, de deux bus d'écriture de données et de bus supplémentaires dédiés aux périphériques et à l'activité DMA. Ces bus permettent d'effectuer jusqu'à trois lectures de données et deux écritures de données en un seul cycle. En parallèle, le contrôleur DMA peut effectuer jusqu'à deux transferts de données par cycle, indépendamment de l'activité du CPU.

L'unité centrale TMS320C55x dispose de deux unités de multiplication-accumulation (MAC), chacune capable d'effectuer une multiplication de 17 bits x 17 bits en un seul cycle. Une unité arithmétique/logique (ALU) centrale de 40 bits est prise en charge par une unité ALU supplémentaire de 16 bits. L'utilisation des ALU est sous contrôle du jeu d'instructions, offrant la possibilité d'optimiser l'activité parallèle et la consommation d'énergie. Ces ressources sont gérées dans l'unité d'adresses (AU) et l'unité de données (DU) du CPU TMS320C55x. La génération DSP TMS320C55x prend en charge un jeu d'instructions à largeur d'octets variable pour une densité de code améliorée. L'unité d'instructions (IU) effectue des recherches de programme de 32 bits à partir d'une mémoire interne ou externe et des instructions de files d'attente pour l'unité de programme (PU). L'unité de programme décode les instructions, dirige les tâches vers l'AU et les ressources DU et gère le pipeline entièrement protégé. La capacité de branchement prédictif évite les lavages de pipeline lors de l'exécution des instructions conditionnelles. Les fonctions d'entrée et de sortie à usage général et le A/N 10 bits fournissent suffisamment de broches pour le status, les interruptions et les E/S bits pour les LCD, les claviers et les interfaces multimédia. L'interface parallèle fonctionne en deux modes, soit comme esclave à un microcontrôleur utilisant le port HPI, soit comme interface multimédia parallèle utilisant l'EMIF asynchrone. Le support de série est pris en charge par trois McBSP.

Le jeu de périphériques TMS320C5509 comprend une interface de mémoire externe (EMIF) qui permet un accès sans colle aux mémoires asynchrones telles que l'EPROM et la SRAM, ainsi qu'aux mémoires à grande vitesse et à haute densité telles que la DRAM synchrone. Les périphériques supplémentaires comprennent un bus série universel (USB), une horloge en temps réel, un chronomètre et une interface multimaître et esclave I²C . Trois ports de série à tampon multicanal (McBSP) bidirectionnels simultanés fournissent une interface sans colle à une variété de dispositifs de série aux normes de l'industrie et une communication multicanal avec jusqu'à 128 canaux activés séparément. L'interface améliorée du port hôte (HPI) est une interface parallèle de 16 bits utilisée pour permettre au processeur hôte d'accéder à 32 K octets de mémoire interne sur le site TMS320C5509. Le HPI peut être configuré en mode multiplexé ou non multiplexé pour fournir une interface sans colle à divers processeurs hôtes. Le contrôleur DMA assure le déplacement des données pour six contextes de canaux indépendants sans intervention de l'unité centrale, ce qui permet un débit DMA allant jusqu'à deux mots de 16 bits par cycle. Deux temporisateurs à usage général, jusqu'à huit broches d'E/S à usage général (GPIO) dédiées et une boucle numérique à verrouillage de phase (DPLL) pour la génération d'horloge sont également inclus.

Caractéristiques

Processeur de signal numérique TMS320C55™ à point fixe, faible puissance et hautes performances
- Durée du cycle d'instruction 9,26 ; 6,95 ; 5 ns
- Fréquence d'horloge de 108, 144, 200 MHz
- Une ou deux instructions(s) exécutée(s) par cycle
- Multiplicateurs doubles [jusqu'à 400 millions de multiplicateurs-accumulations par seconde (MMAC)]
- Deux unités arithmétiques/logiques (ALU)
- Trois bus de lecture de données/d'opérandes internes et deux bus d'écriture de données/d'opérandes internes
RAM sur puce de 128 K × 16 bits, composée de
- 64 Ko de RAM à double accès (DARAM) 8 blocs de 4 K × 16 bits
- 192 Ko de RAM à accès unique (SARAM) 24 blocs de 4 K × 16 bits
64 Ko de ROM sur puce à un état d'attente (32 K × 16 bits)
Espace de mémoire externe adressable maximal de 8 m × 16 bits (DRAM synchrone)
Mémoire de bus parallèle externe de 16 bits prenant en charge soit
- Interface mémoire externe (EMIF) avec capacités GPIO et interface sans colle vers
  - RAM statique asynchrone (SRAM)
  - EPROM asynchrone
  - DRAM synchrone (SDRAM)
- Interface de port hôte (EHPI) parallèle améliorée à 16 bits avec des capacités GPIO
le contrôle programmable à faible puissance de six domaines fonctionnels de dispositifs
Logique d'émulation basée sur le balayage sur puce

Périphériques sur puce
- Deux minuteurs 20 bits
- Horloge de surveillance
- Contrôleur DMA (Direct Memory Access) à six canaux
- Trois ports série prenant en charge une combinaison de :
- Jusqu'à 3 Ports de série à tampon multicanal (McBSP)
- Jusqu'à 2 interfaces de carte numérique multimédia/sécurisée
- Générateur d'horloge de boucle à verrouillage de phase programmable
- Sept (LQFP) ou huit (BGA) broches d'E/S polyvalentes (GPIO) et une broche de sortie polyvalente (XF)
- Port USB esclave à pleine vitesse (12 Mbit/s) prenant en charge les transferts en bloc, les interruptions et les transferts isochrones
- interface multi-maître et esclave du circuit intégré (I²C)
- Horloge en temps réel (RTC) avec entrée cristal, domaine d'horloge séparé et alimentation séparée
- 4 canaux (BGA) ou 2 canaux (LQFP) approximation successive A/D 10 bits
Logique de balayage limite IEEE Std 1149.1 (JTAG)
Boîtiers
- Quadruple Flatpack (LQFP) à profil mince 144 bornes (suffixe PGE)
- MicroStar BGA™ de 179 bornes (matrice de billes) (suffixes GHH et ZHH)
- MicroStar BGA™ de 179 bornes sans plomb (matrice à billes) (Suffixe ZHH)
Cœur 1,2 V (108 MHz), E/S 2,7 V à 3,6 V
Cœur 1,35 V (144 MHz), E/S 2,7 V à 3,6 V
Cœur 1,6 V (200 MHz), E/S 2,7 V à 3,6 V