Texas Instruments DSP à points fixes TMS320VC5510A
Les processeurs de signal numérique à point fixe TMS320VC5510A de Texas Instruments sont basés sur le cœur de processeur CPU de génération DSP TMS320C55x. Ces composants disposent d’une architecture DSP™C55x qui atteint de hautes performances et une faible consommation grâce à un parallélisme accru et un accent total sur la réduction de la dissipation de puissance. Le CPU prend en charge une structure de bus interne qui comprend un bus de programme, trois bus de lecture de données, deux bus d’écriture de données et des bus supplémentaires dédiés à l’activité périphérique et DMA. Ces bus peuvent effectuer jusqu’à trois lectures de données et deux écritures de données en un seul cycle. En parallèle, le contrôleur DMA peut effectuer jusqu’à deux transferts de données par cycle indépendamment de l’activité du CPU.
Le CPU C55x TMS320VC5510A de TI fournit deux unités MAC (multiplicateur accumulé) capables de multiplier 17 bits par 17 bits en un seul cycle. Une UAL 16 bits supplémentaire prend en charge une unité arithmétique/logique (ALU) centrale 40 bits. L’utilisation du ALU est sous contrôle du jeu d’instructions, offrant la capacité d’optimiser l’activité parallèle et la consommation d’énergie. Ces ressources sont gérées dans l’unité d’adresse (AU) et l’unité de données (DU) du CPU C55x.
Le cœur DSP TMS320C55x a été créé avec une architecture ouverte qui permet au matériel spécifique à l’application d’augmenter les performances sur des algorithmes spécifiques. Les extensions permettent au TMS320VC5510A de fournir des performances de codec vidéo exceptionnelles avec plus de la moitié de sa bande passante pour effectuer des fonctions supplémentaires telles que la conversion de l’espace couleur, les opérations d’interface utilisateur, la sécurité, le TCP/IP, la reconnaissance vocale et la conversion texte-parole.
Caractéristiques
- Processeur de signal numérique (DSP) TMS320C55x™ à point fixe, faible puissance et hautes performances
- Durée du cycle d’instructions de 6,25/5 ns
- Fréquence d’horloge de 160/200 MHz
- Une ou deux instructions sont exécutées par cycle
- Multiplicateurs doubles [jusqu'à 400 millions de multiplications-accumulations par seconde (MMACS)]
- Deux unités arithmétiques/logiques
- Un bus de programme interne
- Trois bus de lecture de données/opérandes internes
- Deux bus d’écriture de données/opérandes internes
- Cache d’instructions (24 ko)
- 160 ko x RAM sur puce 16 bits composée de
- Huit blocs de RAM double accès (DARAM) 4 ko × 16 bits (64 ko)
- 32 blocs de RAM à accès unique (SARAM) 4 ko × 16 bits (256 ko)
- Interface mémoire externe (EMIF) 32 bits avec interface sans colle pour
- RAM statique asynchrone (SRAM)
- EPROM asynchrone
- DRAM synchrone (SDRAM)
- SRAM en rafale synchrone (SBSRAM)
- ROM sur puce 16 ko × 16 bits (32 ko)
- Espace mémoire externe adressable maximal de 8 Mo × 16 bits
- Contrôle programmable à faible puissance de six domaines fonctionnels de dispositifs
- Périphériques sur puce
- Deux minuteurs 20 bits
- Contrôleur DMA (Direct Memory Access) à six canaux
- Trois ports série tamponnés multicanaux (McBSP)
- Interface de port hôte (EHPI) parallèle améliorée de 16 bits
- Générateur d’horloge à boucle à verrouillage de phase numérique programmable (DPLL)
- Huit broches E/S à usage général (GPIO) et sortie universelle dédiée (XF)
- Logique d'émulation basée sur le balayage sur puce
- Logique de balayage limite IEEE Std 1149.1 (JTAG)
- MicroStar BGA™ 240 bornes ; (matrice à billes) (suffixe GGW)
- MicroStar BGA™ 240 bornes ; (matrice à billes) (suffixe ZGW) [sans plomb]
- Tension d’alimentation d'E/S de 3,3 V
- Tension d’alimentation du cœur de 1,6 V
Applications
- Compression
- Traitement vidéo
- Vision industrielle
- Imagerie médicale
Ressources supplémentaires
Schéma fonctionnel
Solution associée
Texas Instruments Processors
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