NXP Semiconductors Processeurs d’applications i.MX 6Solo
Les processeurs d’applications i.MX 6Solo de NXP Semiconductors sont des processeurs automobiles et d’info-divertissement offrant un traitement à hautes performances avec un haut degré d’intégration fonctionnelle. Les processeurs disposent d’une mise en œuvre avancée d’un cœur Arm® Cortex®-A9 simple/double qui fonctionne à des vitesses pouvant atteindre 1 GHz. Ces composants comprennent des processeurs graphiques 2D et 3D, un traitement vidéo de 1080 p et une gestion de l’alimentation intégrée. Chaque processeur fournit une interface mémoire DDR3/DDR3L/LPDDR2-800 de 32/64 bits et diverses autres interfaces pour connecter des périphériques, tels que WLAN, BLUETOOTH ®, GPS, disques durs, écrans et capteurs de caméra. Ces processeurs sont conçus pour répondre aux besoins des marchés de l’info-divertissement automobile, de la télématique, de l’IHM et des consoles basées sur l'affichage en expansion.
Caractéristiques
- Le système de mémoire à plusieurs niveaux de chaque processeur est basé sur les caches d’instructions et de données L1, le cache L2 et la mémoire interne et externe, les processeurs prennent en charge de nombreux types de dispositifs de mémoire externe, notamment DDR3, DDR3L, LPDDR2, NOR Flash, PSRAM, RAM cellulaire, NAND Flash (MLC et SLC), OneNAND™ et la NAND gérée, y compris eMMC jusqu’à rev 4.4/4.41.
- La technologie Smart speed permet à la suite complète de fonctionnalités et de périphériques multimédia de consommer une énergie minimale à la fois en mode actif et dans divers modes à faible puissance. La technologie smart speed permet au concepteur de fournir un produit doté de nombreuses fonctionnalités, nécessitant des niveaux de puissance bien inférieurs aux attentes de l’industrie.
- Améliorer l’efficacité énergétique des dispositifs en mettant à l'échelle la tension et la fréquence pour optimiser les performances.
- Les performances Multimédia de chaque processeur sont améliorées par un système de cache multi-niveaux, un coprocesseur de moteur de processeur multimédia (MPE) NEON™, un codec vidéo matériel multi-standard, une unité de traitement d’image (UIP), un contrôleur Smart DMA (SDMA) programmable intelligent et un convertisseur de fréquence d’échantillonnage asynchrone.
- Chaque processeur fournit 2 unités de traitement graphique intégrées indépendantes : un accélérateur graphique 3D OpenGL® ES 2.0 avec un shader et un accélérateur graphique 2D.
- Prend en charge les connexions à diverses interfaces : contrôleur LCD pour jusqu’à 2 écrans (y compris écran parallèle, HDMI1.4, écran MIPI et affichage LVDS), interface double capteur CMOS (parallèle ou via MIPI), USB on-the-go haut débit avec PHY, hôte USB haut débit avec PHY, ports de carte d’extension multiples (hôte MMC/SDIO haut débit et autres), contrôleur Ethernet Gigabit 10/100/1000 Mb/s, interface audio ESAI, ainsi que diverses interfaces populaires (telles que UART, I2Cet audio série I2S et PCIe-II).
- Prise en charge de l’environnement automobile car chaque processeur comprend des interfaces, telles que 2 ports CAN, un port MLB150/50, une interface audio ESAI et un convertisseur de fréquence d’échantillonnage asynchrone pour l’audio multicanal/multiforme
- Fournit des fonctionnalités de sécurité matérielles qui permettent un commerce électronique sécurisé, une gestion des droits numériques (DRM), un cryptage des informations, un démarrage sécurisé et des téléchargements de logiciels sécurisés.
- Les régulateurs linéaires intégrés de gestion de l’alimentation génèrent en interne des niveaux de tension pour différents domaines, ce qui simplifie considérablement la structure de gestion de l’alimentation du système.
Applications
- Navigation et divertissement automobiles
- Rendement graphique pour interfaces homme-machine (IHM)
- Traitement vocal à hautes performances avec de grandes bases de données
- Lecture audio
- Traitement et affichage vidéo
Schéma fonctionnel du système
Produits associés
NXP Semiconductors i.MX 6 Processors
Multicore platform that includes single, dual, and quadcore families based on the Arm Cortex-A9.
Publié le: 2024-02-21
| Mis à jour le: 2024-05-28