Renesas Electronics Atténuateurs de vacillement FemtoClock®3 sans fil RC38x08

Les générateurs d'horloge et les atténuateurs de vacillement à très faible bruit de phase sans fil FemtoClock®3 RC38x08 de Renesas Electronics incluent les dispositifs haute performance à petit facteur de forme RC38208 et RC38108. Ces composants sont des atténuateurs de vacillement à très faible bruit de phase, des synthétiseurs d’horloge multi-fréquence et des oscillateurs commandés numériquement (DCO). Les dispositifs RC38x08 flexibles et faible puissance génèrent des horloges avec un bruit de phase et des parasites en bande ultra-faibles pour les émetteurs-récepteurs RF 4G/5G et avec une gigue inférieure à 25fs RMS pour les SerDe 112 Gbps et 224 Gbps. Le RC38x08 peut gérer jusqu’à trois domaines de synchronisation, prenant en charge les méthodes CPRI/eCPRI et de synchronisation telles que IEEE 1588, Ethernet synchrone (SYNC), GPI ou GNSS. Le RC38x08 simplifie la génération d’horloge système avec jusqu’à quatre domaines de fréquence, tandis que les LDO intégrés fournissent un PSRR supérieur, réduisant ainsi la complexité de la carte de circuit imprimé. Cette simplification en fait un excellent choix pour les applications comme la synchronisation pour l'optique frontale CNA/CAN et DSP, les horloges de référence pour SerDes à haut débit, les unités de distribution 5G et le DCO haute performance pour les horloges basées sur PTP.

Caractéristiques

Synthétiseur à bruit de phase ultra-faible avec gigue inférieure à 25 fs RMS, 12 kHz à 20 MHz avec HPF 4MHz
Deux domaines indépendants de synchronisation du bruit de phase faible
Quatre domaines indépendants de fréquence de bruit de phase faible
Prise en charge de JESD204B/C
bloc de synchronisation temporelle avec convertisseur temps-numérique (TDC), compteur d’heure de journée (TOD) et horloges PTP
Huit sorties d’horloge avec diviseurs entiers indépendants
- 6 : LVDS, HCSL (CA-LVPECL) ou CML
- 2 : LVDS, HCSL (CA-LVPECL) ou LVCMOS
Plage de fréquence de sortie
- CC jusqu’à 2,5 GHz pour CML
- CC jusqu’à 1 GHz pour LVDS ou HCSL
- CC jusqu’à 250 MHz pour LVCMOS

Deux entrées d'horloge différentielles configurables en quatre entrées d'horloge asymétriques
Fonctionne à partir d’une alimentation 1,8 V
Les entrées d’orloge tolèrent l’entrée 1,8 V lorsque le dispositif est éteint, en dissipant moins de 1 mA
Plage de fréquence d’entrée de CC à 1 GHz CLKIN
La TDC de synchronisation temporelle prend en charge les entrées 1 PPS et PP2S
Les DPLL sont conformes aux normes UIT-T G.8262 et G.8262.1
Variation de phase entrée-sortie DPLL de ≤ 100 ps
résolution de fréquence DCO <>
Boîtier 7 mm × 7 mm, 64-BGA