Texas Instruments Horloge de synchronisation réseau LMK05318B

Le DPLL prend en charge une largeur de bande de boucle programmable pour l'affaiblissement du vacillement et de la dérive, tandis que les deux APLL prennent en charge la conversion de fréquence fractionnée pour une génération d'horloge flexible. Les options de synchronisation prises en charge sur le DPLL comprennent une commutation sans contact avec annulation de phase, un maintien numérique et un mode DCO avec une taille d'incrément de fréquence inférieure à 0,001 ppb (partie par milliard) pour un guidage d'horloge de précision (esclave PTP IEEE 1588). Le DPLL peut verrouiller la phase à une entrée de référence de 1 pps (impulsion par seconde) et prendre en charge le mode de délai nul en option sur une sortie pour atteindre un alignement de phase entrée-sortie déterministe avec un décalage programmable. Le bloc de surveillance d'entrée de référence avancé garantit une détection robuste des défauts d'horloge et aide à minimiser les perturbations d'horloge de sortie lorsqu'une perte de référence (LOR) se produit.

Le LMK05318B peut utiliser un TCXO ou OCXO basse fréquence couramment disponible pour définir la tenue de fréquence de sortie à fonctionnement libre ou en maintien selon les normes de synchronisation. Sinon, le dispositif peut utiliser un XO standard lorsque la stabilité de fréquence de fonctionnement libre ou de maintien et la déviation ne sont pas essentielles. Le dispositif est entièrement programmable via une interface I2C ou SPI et admet une configuration fréquentielles personnalisée à l'activation avec l’EEPROM ou la ROM interne. L'EEPROM est préprogrammée en usine et peut être programmée dans le système si nécessaire.