Lattice Semiconductor FPGA à usage général et faible puissance Certus PRO™-NX

Les FPGA à faible puissance et usage général CerusPRO™-NX de Lattice Semiconductor disposent d’un maximum de huit voies SERDES prenant en charge jusqu’à 10,3 Gbps par voie dans des boîtiers allant de 9 mm2 à 27 mm2. Les CertusPro-NX FPGAs offrent jusqu’à 7,3 Mb de mémoire sur puce avec prise en charge LPDDR4. En raison d’un faible taux d’erreur progressive (SER) de la technologie 28 nm FD-SOI, les composants de la plate-forme Nexus de Lattice offrent un rendement énergétique à la pointe de leur catégorie et une haute fiabilité. La sécurité de conception inclut l’authentification bitstream ECDSA associée à un solide chiffrement AES-256. Les FPGA à faible puissance à usage général Certus -NX   de Lattice Semiconductor sont disponibles en classe de température commerciale, industrielle et Automobile (homologuée AEC-Q100).

Caractéristiques

  • architecture programmable
    • cellules logiques 50 k à 100 k
    • Multiplicateurs 96x à 156x (18 × 18) dans les blocs SYSDSP™
    • 3,8 Mb à 7,3 Mb de mémoire intégrée (y compris EBR et LRAM)
    • 170x à 299x sysI/S programmables (hautes performances et large plage d’E/S)
  • SysI/O programmable conçu pour prendre en charge une large variété d’interfaces
    • E/S haute performance (HP) prises en charge sur les bancs d’E/S inférieurs
      • Prend en charge jusqu’à 1,8 V VCCIO
      • Prise en charge de tensions mixtes (1,0 V, 1,2 V, 1,5 V et 1,8 V)
      • Différentiel haut débit jusqu’à 1,5 Gbps
      • Prend en charge LVDS, émetteur/récepteur doux D-PHY (Tx)/récepteur (Rx), LVDS® 7:1 Tx/Rx, SLVS Tx/Rx, subLVDS Rx
      • Prend en charge SGMII (Gb Ethernet)
      • 2 canaux (Tx/Rx) à 1,25 Gbps
      • Prise en charge dédiée de la mémoire DDR3/DDR3L et LPDDR2/LPDDR4 avec logique DQS, débit de données jusqu’à 1 066 Mbps et largeur de données × 64 bits
    • E/S à large plage (WR) prises en charge sur les bancs d’E/S gauche, droite et supérieure
      • Prend en charge jusqu’à 3,3 V VCCIO
      • Prise en charge de tensions mixtes (1,2 V, 1,5 V, 1,8 V, 2,5 V et 3,3 V)
      • Vitesse de balayage programmable (lente, moyenne et rapide)
      • Mode d’impédance contrôlée
      • Prise en charge LVDS émulé
      • Support de douille à chaud
  • SerDes intégrés
    • De 625 Mbps à 10,3125 Gbps par canal, avec jusqu’à 8 canaux
    • Prise en charge PC à protocoles multiples
    • Prise en charge IP dur PCIe
      • Gen1, Gen2 et Gen3
      • Complexe des terminaux et des racines
      • Multifonction jusqu’à 4 fonctions
      • Jusqu’à 4 voies
    • Ethernet
      • 10GBASE-R à 10,3125 Gbps
      • SGMII à 1,25 Gbps et 2,5 Gbps
      • XAUI à 3,125 Gbps par voie
    • SLVS-EC à 1,25 Gbps, 2,5 Gbps et 5 Gbps
    • DP/eDP à 1,62 Gbps (RBR), 2,7 Gbps (HBR), 5,4 Gbps (HBR2) et 8,1 Gbps (HBR3)
    • CoaXPress à 1,25 Gbps, 2,5 Gbps, 3,125 Gbps, 5 Gbps et 6,25 Gbps
    • Générique 8b10b à plusieurs débits de données
    • Le mode SerDes uniquement permet une interface directe 8 bits ou 10 bits vers la logique FPGA
  • Modes basse consommation et haute performance
    • (Sélection par l'utilisateur)
    • Mode basse consommation pour les défis d’économie d’énergie et/ou thermiques
    • Mode haute performance pour un traitement plus rapide
  • Options de boîtier à faible empreinte, tailles de boîtier 9 mm x 9 mm à 27 mm x 27 mm
  • 2 canaux de récupération de données d’horloge (CDR) jusqu’à 1,25 Gbps pour prendre en charge SGMII sur E/S HP
    • CDR pour Rx
    • Décodage 8b/10b
    • Détecteur de perte de verrouillage (LOL) indépendant pour chaque bloc CDR
  • PLL analogiques SYSTOOTH™
    • 3x en 50k LC et 4x en 100k LC
    • 6 sorties par PLL
    • N fractionnaire
    • Contrôle de phase programmable et dynamique
    • Prend en charge une horloge à spectre étalé
  • Blocs DSP améliorés sysDSP
    • Pré-additif durci
    • Décalage dynamique pour prise en charge IA/ML
    • Quatre multiplicateurs 18 x 18, huit 9 x 9, deux multiplicateurs 18 x 36 ou 36 x 36
    • 18 x 36, deux MAC 18 x 18 ou quatre MAC 8 x 8 par blocs sysDSP avancés
  • Ressources mémoire flexibles
    • Jusqu’à 3,7 Mb SysMEM™ Block RAM (EBR) intégrée
    • Largeur programmable
    • Codage de correction d’erreur (ECC)
    • Premier entré en sortie (FIFO)
    • RAM distribuée 344 kbits à 639 kbits
    • Blocs RAM larges
      • 0,5 Mbits par bloc
      • Jusqu’à 7 (3,5 Mbit au total) par dispositif
  • Prise en charge de l’interface bus interne
    • Bus de contrôle APB
    • AHB-Lite pour bus de données
    • Streaming AXI4
  • Configuration rapide et sécurisée
    • 1 SPI, 2 et 4 SPI jusqu’à 150 MHz, prise en charge SPI maître et esclave
    • JTAG
    • I2C et I3C
    • Configuration d’E/S ultra-rapide pour une prise en charge instantanée (utilisant la fonction de libération d’E/S précoce)
    • Moins de 30 ms pour la configuration complète du dispositif LFCPNX-100
  • Moteur cryptographique
    • Cryptage Bitstream, à l’aide de AES-256
    • Authentification Bitstream, à l’aide de ECDSA
    • Algorithmes de hachage, SHA et HMAC
    • Véritable générateur de nombres aléatoires
    • Cryptage AES 128/256
  • Soutien à l'atténuation des perturbations dues à un événement unique (SEU)
    • Taux d’erreur progressive (SER) extrêmement faible grâce à la technologie FD-SOI
    • Détection d’erreur progressive, macro matérielle intégrée
    • Correction d’erreur douce, transparente pour le fonctionnement de la conception utilisateur
    • Injection d’erreur douce, événements emulates SEU pour déboguer la gestion des erreurs système
  • Double CAN, 1 MSPS, registre à approximations successives (SAR) 12 bits, avec échantillonnage simultané, 3 comparateurs à temps continu
  • Prise en charge au niveau du système
    • Conforme aux normes IEEE 1149,1 et IEEE 1532
    • Révéle l’analyseur logique
    • Oscillateur sur puce pour initialisation du dispositif et utilisation générale
    • Alimentation de cœur 1,0 V

Applications

  • Modules optiques et SFP + intelligents
  • Sécurité du plan de contrôle et gestion matérielle
  • Vision industrielle
  • préhenseurs de trame
  • Traitement IA pour caméra intelligente

Schéma fonctionnel

Schéma de principe - Lattice Semiconductor FPGA à usage général et faible puissance Certus PRO™-NX

Vidéos

Publié le: 2023-09-05 | Mis à jour le: 2025-03-24