Altera FPGA et FPGA SoC Stratix® 10
Les FPGA Altera Stratix® 10 et SoC (Système sur puce) améliorent considérablement performance, la puissance, l'efficacité, la densité et l'intégration du système. Altera Stratix 10 utilise l'architecture FPGA Hyperflex™ innovante d'Altera, combinant des technologies telles que le Multi-Die Interconnect Bridge (EMIB), l'Advanced Interface Bus (AIB) et les chiplets. En conséquence, les dispositifs Altera Stratix 10 peuvent atteindre une performance jusqu'à 2 fois meilleure par rapport aux FPGA haute performance de la génération précédente.
FPGA Altera Stratix 10 GX
Conçu pour répondre aux exigences de haute performance des systèmes à haut débit.
FPGA SoC Stratix 10 SX d'Altera
Dispose d'un système de processeur dur (HPS) avec un processeur Arm® Cortex-A53 64 bits quadruple cœur.
FPGA Stratix 10 TX d'Altera
Offre les capacités d’émetteur-récepteur les plus avancées de l’industrie en combinant les vignettes d’émetteurs-récepteurs H et E.
FPGA Stratix 10 MX d'Altera
Accélérateur multifonctions essentiel pour le calcul haute performance (HPC)
FPGA Stratix 10 DX d'Altera
Prend en charge l’interconnexion Ultra Path d'Altera pour une connexion directe cohérente avec les futurs processeurs Altera Xeon Scalable sélectionnés.
FPGA Stratix 10 NX d'Altera
Conçu pour répondre aux exigences de haute performance des systèmes à haut débit.
FPGA Stratix 10 AX d'Altera
Fournit des capacités RF directes en intégrant des convertisseurs de données à hautes performances.
Caractéristiques
- Tirez parti des performances de fréquence d’horloge du cœur double pour obtenir des percées en termes de débit
- Utilisez une taille IP réduite activée par l’architecture FPGA Hyperflex d'Altera pour consolider des conceptions couvrant plusieurs appareils dans un seul appareil, réduisant ainsi la puissance jusqu’à 70 % par rapport aux dispositifs de la génération précédente
- Fréquences d’horloge plus rapides pour réduire les largeurs de bus et la taille de la propriété intellectuelle (IP), libérant des ressources FPGA supplémentaires pour ajouter plus de fonctionnalités
- Augmente les performances avec moins de congestion du routage et moins d’itérations de conception à l’aide d’outils de conception Hyper-sensibles
Applications
- Prototypage ASIC pour une productivité accrue en réduisant la complexité du partitionnement de conception à l’aide d’un système FPGA monolithique
- La cybersécurité avec fMAX sur 900 MHz permet de surveiller tous les protocoles pris en charge à des débits de ligne
- Accélération du centre de données avec UPI pour une connexion directe cohérente à certains futurs processeurs évolutifs Altera Xéon et PCIe Gen4 x16, ainsi qu’une architecture FPGA Altera Hyperflex, des moteurs DSP configurables et des blocs tendeurs IA pour permettre un débit de calcul révolutionnaire
- fMAX sur 700 MHz à l’aide de l’architecture FPGA Altera Hyperflex, permettant l’Ethernet à 400 Gb/s
- Le radar avec jusqu’à 8,6 TFLOPS de performances à virgule flottante de précision unique conforme IEEE 754 fournit des performances de classe GPU à une fraction de la puissance
- Interconnexion OTN/Datacenter comprenant une intégration de système en boîtier (SiP) 3D hétérogène des dalles émetteurs-récepteurs qui fournissent une prise en charge du fond de panier 30 Gb/s avec un chemin vers 57,8 Gb/s et 28,9 Gb/s
Caractéristiques techniques
- Cluster de processeurs ARM Cortex-A53 MPCore quadruple cœur jusqu’à 1,5 GHz
- Unité vectorielle à virgule flottante (VFPU) simple et double précision, moteur de traitement du support ARM Neon pour chaque processeur
- Cache d’instructions L1 de 32 KB avec parité, cache de données L1 de 32 KB avec code de correction d’erreur (ECC)
- cache L2 partagé 1 MB Ko avec ECC
- RAM sur puce de 256 KB
- L’unité de gestion de la mémoire système permet un modèle de mémoire unifié et étend la virtualisation matérielle aux périphériques mis en œuvre dans le tissu FPGA
- L’unité de cohérence du cache fournit une cohérence unidirectionnelle (E/S) qui permet à un maître CCU d’afficher la mémoire cohérente des processeurs Arm Cortex-A53 MPCore
- Accès direct à la mémoire (DMA) à 8 canaux
- 3 10/100/1000 EMAC avec DMA intégré
- 2 USB OTG avec DMA intégré
- compatible 2 UART 16550
- 4 contrôleurs d’interface périphérique série (SPI)
- 5X I2C
- 1 eMMC 4.5 avec DMA et CE-ATA prenant en charge le contrôleur SD/SDIO/MMC
- 1 contrôleur flash NAND 1.0 ou version ultérieure 8 et 16 bits prenant en charge ONFI
- 48 GPIO programmables par logiciel maximum
- 4 minuteurs à usage général, 4 temporisateurs de surveillance
- Le gestionnaire système contient des registres de contrôle et d’état mappés à la mémoire et une logique de contrôle des fonctions au niveau du système et d’autres modules HPS
- Le gestionnaire de réinitialisation réinitialise les signaux en fonction des demandes de réinitialisation des sources du système HPS et FPGA et de l’écriture logicielle dans les registres de contrôle de réinitialisation du module
- Le gestionnaire d’horloge fournit un contrôle d’horloge programmable par logiciel pour configurer toutes les horloges générées dans le HPS
Schéma de principe FPGA SoC
Vidéos
Kits de développement
Altera Kit de développement Stratix® 10
Environnements de conception complets pour évaluer les capacités des FPGA Stratix 10.
Altera Stratix® 10 GX Signal Integrity Development Kits
A complete design environment with all hardware and software needed to develop Stratix® 10 GX FPGAs.
Altera Stratix® 10 TX Signal Integrity Development Kits
Complete design environment with hardware and software for developing Stratix 10 TX FPGA designs.
Terasic Technologies Stratix® 10 Sensor Processing Kit
High-performance platform designed for real-time sensor data processing and transmission.
Logiciels de conception
Altera Quartus® Prime Design Software
Multi-platform design environment for all phases of FPGA and CPLD design.
Altera Suite d'IA de FPGA
Plateforme de développement conçue pour rationaliser la création de solutions d'inférence de l'IA sur des FPGA.