Texas Instruments Émetteur parallèle-série à 27 bits SN65LVDS301
Le dispositif émetteur parallèle-série à 27 bits programmable SN65LVDS301 de Texas Instruments convertit 27 entrées de données parallèles en sorties série de signalisation différentielle basse tension (SubLVDS) 1, 2 ou 3. Il charge un registre de décalage avec des bits de 24 pixels et trois bits de contrôle à partir de l'interface d'entrée CMOS parallèle. En plus des 27 bits de données, le dispositif ajoute un bit de parité et deux bits réservés dans un mot de données de 30 bits. L'horloge du pixel (PCLK) verrouille chaque mot dans le dispositif. Le bit de parité (parité impaire) permet à un récepteur de détecter les erreurs d'un seul bit. Le registre de décalage de série est téléchargé à 30, 15 ou 10 fois le débit de données horloge-pixel en fonction du nombre de liaisons de série utilisées. Une copie de l'horloge du pixel est émise en tant que sortie différentielle séparée.
Le câblage FPC relie généralement le SN65LVDS301 de Texas Instruments à l'affichage. Par rapport à la signalisation parallèle, les sorties LVDS301 réduisent considérablement les EMI de l'interconnexion de plus de 20 dB. Les émissions électromagnétiques du dispositif lui-même sont très faibles et conformes à la norme SAE J1752/3’M’. Le SN65LVDS301 est conçu pour fonctionner à des températures ambiantes allant de -40°C à 85 °C. Toutes les entrées CMOS présentent des caractéristiques de sécurité qui les protègent contre les dommages pendant la mise sous tension et évitent le flux de courant dans les entrées du dispositif. Une tension d'entrée allant jusqu'à 2,165 V peut être appliquée à toutes les entrées CMOS, tandis que VDD se situe entre 0 V et 1,65 V.
Caractéristiques
- Technologie d'interface série 3 G FlatLink™
- Compatible avec les récepteurs FlatLink3G tels que SN65LVDS302
- L'entrée prend en charge l'interface du mode vidéo RVB 24 bits
- Données RVB 24 bits, trois bits de contrôle, un bit de parité et deux bits réservés transmis sur une, deux ou trois lignes différentielles
- Trois modes de fonctionnement pour économiser l'énergie
- QVGA en mode actif 17,4 mW (std)
- VGA en mode actif 28,8 mW (std)
- Mode d'arrêt de 0,5 µA (std)
- Mode veille de 0,5 µA (std)
- Niveaux de tension différentielle SubLVDS
- Débit de données efficace jusqu'à 1 755 Mbps
- Commutation de bus pour une flexibilité de disposition PCB accrue
- Tension d'alimentation de 1,8 V
- Classification DES > 2 kV (HBM)
- Plage d'horloge pixel de 4 MHz à 65 MHz
- Sécurité intégrée sur toutes les entrées CMOS
- Boîtier nFBGA de 80 broches 5 mm × 5 mm
- EMI très faible conforme aux spécifications SAE J1752/3 ’M’
Applications
- Dispositifs portables (non médicaux)
- Tablettes
- Téléphones mobiles
- Électronique portative
- Jeux
- Automatisation et paiement du commerce de détail
- Immotique
Schéma fonctionnel
Produit associé
Texas Instruments Récepteur de l'interface série de l'affichage SN65LVDS302
Le dispositif désérialise les données d'entrée série conformes à FlatLink™ 3 G vers 27 sorties de données parallèles.